如何设计FPGA的PLL模块

如果不在特定条件下进行仿真，则估计一个PLL电路的规格将会是十分困难的。因此，进行PLL 设计的第一步应当是仿真。我们建议工程师使用 ADIsimPLL 软件运行基于系统要求的仿真，包括参考频

率、步进频率、相位噪声（抖动）和频率杂散限制。

许多工程师面对如何选择参考频率会感到无所适从，但其实参考频率和输出频率步进之间的关系是很简单的。采用整数N 分频PLL，则输出频率步进等于鉴频鉴相器(PFD)输入端的频率，该频率等于参考分频器R 分频后的参考频率。采用小数N 分频PLL，则输出频率步进等于PFD 输入频率除以MOD 值，因此，您可以使用较高的参考频率，获得较小的频率步进。决定使用整数N 分频或是小数N 分频时，可牺牲相位噪声性能换取频率步进，即：较低的PFD 频率具有更好的输出频率分辨率，但相位噪声性能下降。

PLL(Phase-Locked Loops)技术为理论基础,通过对射频信号接收机本振(LO,Local Oscillator),即数字频率调谐部分的分析,提出了一种对低功耗BICMOS数字频率调谐电路的分析设计方法,详细分析了它的工作原理,并给出了具体电路,仿真波形以及分析数据.该电路的主要特点是采用可编程的分频器调谐频率分频比,从而使PLL系统自动锁定在想要的频率电压上,以此来控制压控振荡器VCO(Voltage Controlled Oscillator)经再次分频后形成LO输出.

应该是没做时序约束的原因，内部逻辑100M已经算高频处理了，而且还要看你的片子是最高能支持到多少，这些你都要考虑的；

从你修改一个地方，重新编译就会运行不对，应该是你的片子支持100M比较困难，修改后，重新布线就会造成一些时序不能满足造成运行不对；

建议核对片子的支持运行时钟频率是多少，然后就是做时序约束，做的好也能解决掉。

可以将示波器的一个通道连接到参考信号，另一通道连到反馈信号，设置示波器的触发条件为建立保持时间触发，这时，在调整示波器建立保持时间设置的同时，调整参考信号，直到失锁，这时的建立保持时间设置就对应您的PFD死区。理论上，认为失锁会在两个时刻发生，一是在初始工作时间，两个信号相差(频差)超过PLL的捕捉带宽；另一始在跟踪过程种，反馈信号变化过大，使两个信号相差超过PLL的跟踪带宽会失锁。