怎样设计一位全加器

一位全加器(FA)的逻辑表达式为：S＝A⊕B⊕Cin，Co＝AB＋BCin＋ACin，其中A，B为要相加的数，Cin为进位输入，S为和，Co是进位输出。

如果要实现多位加法可以进行级联，就是串起来使用，比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法，

如果将全加器的输入置换成A和B的组合函数Xi和Y（S0…S3控制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构结构。即 X＝f（A，B)，Y＝f（A，B），不同的控制参数可以得到不同的组合函数，因而能够实现多种算术运算和逻辑运算。

扩展资料：

全加器使用注意事项：

1、从半加器的真值表、电路图可以看出，半加器只能对单个二进制数进行加法操作，只有两个输入，无法接受低位的进位。

2、假设超前进位加法器中的每个门时延是t，对于4位加法，最多经过4t的时延，而且，即使增加更多的位数，其时延也是4t。

3、对比串行进位加法器和超前进位加法器，前者线路简单，时延与参与计算的二进制串长度成正比，而后者则是线路复杂，时延是固定值。通常对于32的二进制串，可以对其进行分组，每8位一组，组内加法用超前进位加法器，组间进位则用串行进位。采用这种折中方法，既保证了效率，又降低了内部线路复杂度

参考资料来源：百度百科-全加器

参考资料来源：百度百科-真值表

无法用与或非门设计一位全加器，因为一位全加器是用门电路实现两个二进制数相加并求出和的组合线路。它只能利用门电路实现，而无法用与或非门实现。

扩展资料：

一位全加器的作用特点：

一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。

门电路的特点：

从逻辑关系看，门电路的输入端或输出端只有两种状态，无信号以“0”表示，有信号以“1”表示。也可以这样规定：低电平为“0”，高电平为“1”，称为正逻辑。

反之，如果规定高电平为“0”，低电平为“1”称为负逻辑，然而，高与低是相对的，所以在实际电路中要先说明采用什么逻辑，才有实际意义。

门电路可以有一个或多个输入端，但只有一个输出端。门电路的各输入端所加的脉冲信号只有满足一定的条件时，“门”才打开，即才有脉冲信号输出。

从逻辑学上讲，输入端满足一定的条件是“原因”，有信号输出是“结果”，门电路的作用是实现某种因果关系──逻辑关系。

门电路可用分立元件组成，也可做成集成电路，但目前实际应用的都是集成电路。

参考资料来源：百度百科-全加器

全加器:FA,有三个输入端,以输入Ai,Bi,Ci,有两个输出端Si,Ci+1（除了两个1位二进制数，还与低位向本位的进数相加称为全加器）

下面是混合设计方式的1位全加器实例。

module

FourBitFA

(FA,

FB,

FCin,

FSum,

FCout

)

parameter

SIZE

=

4

input

[SIZE:1]

FA,

FB

output

[SIZE:1]

FSum

input

FCin

input

FCout

wire

[

1:

SIZE－1]

FTemp

FA_Str

FA1(

.A

(FA[1]),

.B(FB[1]),

.Cin(FCin),

.Sum(FSum[1]),

.Cout(FTemp[2])),

FA2(

.A

(FA[2]),

.B(FB[2]),

.Cin(FTemp[1]),

.Sum(FSum[2]),

.Cout(FTemp[2])),

FA3(FA[3],

FB[3],

FTemp[2],

FSum[3],

FTemp[3],

FA4(FA[4],

FB[4],

FTemp[3],

FSum[4],

FCout)

endmodule

一位全加器的真值表，其中Ai为被加数，Bi为加数，相邻低位来的进位数为Ci-1，输出本位和为Si。向相邻高位进位数为Ci

输入输出AiBiCi-1SiCi0000000110010100110110010101011100111111

一位全加器的表达式： 

Si=Ai⊕Bi⊕Ci-1 

Ci=AiBi+Ci-1Ai+Ci-1Bi

扩展资料：

非门是基本的逻辑门，因此在TTL和CMOS集成电路中都是可以使用的。标准的集成电路有74X04和CD4049。74X04TTL芯片有14个引脚，4049CMOS芯片有16个引脚，两种芯片都各有2个引脚用于电源供电/基准电压，12个引脚用于6个反相器的输入和输出（4049有2个引脚悬空）。

参考资料来源：百度百科-非门

一位全加器源代码如下：library ieeeuse ieee.std_logic_1164.alluse ieee.std_logic_unsigned.alluse ieee.std_logic_arith.allentity bit1adder is port( a,b,ci:in std_logics,co:out std_logic )end bit1adderarchitecture func of bit1adder is signal:x,y:std_logicbegin x<=a xor by<=x and cis<=x xor cico<=y or (a and b)end func

麻烦采纳，谢谢!

一位全加器是指：两个一位二进制数带有进位的加法器。二进制表示中只有0和1。

比如设：两个加数A和B，低位的进位是C，和为S，进位是Cin，则{Cin，S}=A+B+C。

例如：A

B

C

Cin

S

0

0

0

0

0

1

0

0

0

1

1

1

0

1

0

1

0

1

1

0

1

1

1

1

1

……

相对全加器，还有半加器，这是不考虑进位的加法器，此时只有加数A、B及和S。S=A+B

例如：A

B

S

0

0

0

1

0

1

0

1

1

1

1

0

相对于一位加法器，还有两位、三位、四位、等多位加法器，此时要从低位向高位依次进行一位全加器的计算，当然通过提前进位的方式可以减少计算的时间，详细参考资料

一位全加器的真值表如下图，其中Ai为被加数，Bi为加数，相邻低位来的进位数为Ci-1，输出本位和为Si。向相邻高位进位数为Ci。输入输出AiBiCi1SiCi0000000110010100110110010101011100111111。

全加器本位加数 A，B 来自低位的进位Ci 构成了输入本位输出S，相高位的进位Co,构成全加器的输出。 S=A异或B异或Ci   ，Co=AB+BCi+ACi。

全加器是能够计算低位进位的二进制加法电路。与半加器相比,全加器不只考虑本位计算结果是否有进位,也考虑上一位对本位的进位,可以把多个一位全加器级联后做成多位全加器。

扩展资料：

一个全加器由两个异或门、三个与门、一个或门构成 (或者可以理解为两个半加器与一个或门的组合)。S1、T1、T2、T3则是门与门之间的连线。代码显示了用纯结构的建模方式，其中xor 、and、or 是Verilog HDL 内置的门器件。

以 xor x1 (S1, A, B) 该例化语句为例：xor 表明调用一个内置的异或门，器件名称xor ，代码实例化名x1（类似原理图输入方式）。括号内的S1，A，B 表明该器件管脚的实际连接线（信号）的名称，其中 A、B是输入，S1是输出。