计数器电路怎么设计

计数器是一种能够记录脉冲数目的装置，是数字电路中最常用的逻辑部件。计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数。

计数器按进位制不同，分为二进制计数器和十进制计数器按运算功能不同，分为加法计数器、减法计数器和可逆计数器。下面我们以T触发器构成二进制加法、减法计数器为例介绍计数器的原理。

2.计数器原理—加法计数器

用T触发器构成二进制加法计数器，如下图所示。

3位二进制加法器

如上图所示，是由3个下降沿触发的T触发器组成的3位二进制异步加法器，图中各个触发器的J、K输入端的输入信号均为1，主要由脉冲信号控制其输出信号，计数器从Q2 Q1 Q0 =000状态开始计数。

Q0、Q1、Q2的工作波形，如下图所示，即在计数输入脉冲CP的下降的触发下，触发器FF0的输出Q0要翻转。0变为1或1变为0。由于CP1取自Q0，所以在Q0的下降沿触发下，FF1的输出Q1要翻转。同理，由于CP2=Q1，所以在Q1的下降沿触发下，FF2的输出Q2要翻转。

若用上升沿触发的T′触发器同样可以组成异步二进制加法计数器，但每一级触发器的进位脉冲应改为Qˉ端输出。原因很简单，当低位触发器输出端Q端由1变为0时，Qˉ端的上升沿正好可以作为高位的触发脉冲。

3.计数器原理—减法计数器

如果将T′触发器之间按二进制减法规则连接，就可以得到二进制减法计数器。根据二进制减法计数规则。若低位触发器已经为0，则再输入一个减法计数脉冲后应翻转为1，同时向高位发出借位信号，使高位翻转。

3位二进制减法器

上图就是按上述规则接成的3位二进制减法计数器。图中采用上升动作的D触发器接成的T′触发器，其中所有D触发器的D= Qˉ即成为T′触发器。它的时序图如下图所示

将74LS290的CP1端与Q0端相接，使它组成8421BCD码十进制计数器。其次，六进制计数器有6个有效状态0000~1001，可由十进制计数器采用一定的方法使它跳越3个无效状态0111~0110而实现六进制计数。

置零信号取自0110即当状态0110（6出现时，将Q2=1，Q1=1送到清零端R即Rp= 0），使计数器立即清零， 状态0110仅瞬间存在。

扩展资料

任意进制计数器设计

利用已有的中规模集成计数器，通过外电路的不同连接，得到任意进制计数器。任意进制计数器设计的常用方法有：利用清零端的反馈清零法、 HZICW25Q64BVSS0G利用置数端的反馈置数法。

反馈清零法

反馈清零法是通过控制已有计数器的清零端来获得任意进制计数器的一种方法。使用已有的中规模集成计数器构成任意进制计数器时要注意清零端是异步方式还是同步方式。

例如，分别使用集成计数器74LS161和74LS163构成模6加法计数器。

（一）考虑到74LS161的CLR为异步清零端，且为低电平有效。通过控制异步清零端获得的任意进制计数器存在一个极短暂的过渡状态，该短暂状态不是真正的计数状态，但又是不可缺少的，否则将无法产生清零信号。

故用74LS161构成模6加法计数器的反馈电路的输出简化表达式为CLR= Q2Q,，和(c)分别为计数器的状态图和波形图。

（二）考虑到74LS163酌CLR为同步清零端，且为低电平有效。通过控制同步清零端获得的任意进制计数器，当CLR =0，且在时钟脉冲CLK上升沿作用时，计数器将被清零。故用74LS163构成模6加法计数器的反馈电路的输出简化表达式为CLR= Q2Qo，分别为计数器的状态图和波形图。

参考资料来源：百度百科-计数器

可以利用反馈清0法。

74160与74LS160的功能完全相同，都是十进制计数器。组成24进制计数器，利用反馈清0法，计数到24时，产生一个复位信号，使两个计数同时回0，实现改制，最大数是23。虽然利用24产生复位信号，但是并看不到24，具体设计如下：

具体的作用：

74LS160芯片同步十进制计数器（直接清零）作用：

1、用于快速计数的内部超前进位；

2、用于n位级联的进位输出；

3、同步可编程序；

4、有置数控制线；

5、二极管箝位输入；

6、直接清零；

7、同步计数；

74ls160中的ls代表为低功耗肖特基型芯片，74160为标准型芯片，结构功能一样。